d触发器工作原理

篇一：D触发器电路结构与工作原理

D触发器电路结构与工作原理

简单的钟控D触发器的逻辑电路如图5.4.1所示。它也是在基本的RS触发器的基础上发展而来的。D触发器只有一个数据端。 下面结合其电路结构分析其工作原理。

当时钟信号CP = 0时，经G3和G4与非门后，得器得逻辑状态保持不变。

当时钟信号CP = 1时，经G3和G4与非门后，得基本RS触发器得特性方程可得：

(5.4.1)

上式即为D触发器特性方程，根据基本RS触发器约束条件：

、

，代入

、

，所以D触发

所以钟控D触发器输入端没有约束条件得限制。从式（5.4.1）的特性方程可以看出其工作得特点为：CP = 0时，触发器状态保持不变；CP = 1时，触发器的输出端接收输入端D的数据，保存在输出端。根据这一特性可以作出其状态图如图5.4.2所示，其逻辑状态转移真值表如表5.4.1所示。

例5.4.1 在图5.4.1所示的钟控D触发器中，已知CP和D的波形如图5.4.3所示，试画出输出端

的电压波形。设初始状态

。

解：钟控D触发器的工作特点是在时钟信号为1期间，输出端根据输入端D的数据而发生变化。根据这一特点作出输出端的电压波形如图5.4.3所示。

5.4.2 边沿D触发器

钟控D触发器同样存在CP = 1期间的多次翻转现象。只有采用边沿结构的D触发器才能解决这个问题，使输出端的值只与时钟信号边沿时刻所对应的D数据有关。图5.4.4为维持阻塞D触发器逻辑电路图和符号。 电路中

、

是异步复位、置位功能端，其作用如下：

(1)当、时，门G2输出为1，即；同时的低电平送到了G3，

，触发器复位。

则G3输出为1，G1的三个输入端都为1，G1则输出为0，即

(2)当、时，G1输出为1，即；同时的低电平送到了G5，则G5

输出为1，如果CP = 1，则G3的三个输入端都为1，G3输出为0，得G4的输出为

1，从而得出G2输出为0，即出为0，即

，触发器置位。

，如果CP = 0，G3 和G4输出都为1，得G2输

从分析的结果来看，和

的复位和置位与时钟信号CP无关，都是低电平有效。

、中没有低电平出现时，在时钟信号的边沿作用下，输出端的逻辑状

态与输入端的数据D有关。其工作原理如下： (1)当D= 0时

在CP= 0时，G3、G4的输出为1，G6 输出为1，G5输出为0，此低电平封锁了G3。

在CP由0→1时刻，G4的输入端的时钟信号变为1，其全部的输入端都是1，所以G4输出为0，从而

、

。G4输出0送到了G6，此时即使D的数据发生

变化，G6的输出也不会改变。所以将G4到G6的连线称为置0维持线。G3到G4的连线称为置0阻塞线。 (2) 当D= 1时

在CP= 0时，G3、G4的输出为1，G6 输出为0，此低电平封锁了G4，G5输出为1。在CP由0→1时刻，G3的输入端的时钟信号变为1，其全部的输入端都是1，所以G3输出为0，从而

、

。G3输出0送到了G5，此时即使D的数据发生

变化，G5的输出也不会改变。所以将G3到G5的连线称为置1维持线。G5到G6的连线称为置1阻塞线。

通过上面的分析可知，由于采用了维持阻塞结构，在CP信号的上升沿到来时将D的数据送到了输出端，具有边沿触发特性，在CP信号上升沿之后，D的数据即使发生变化，也不会影响到输出端。其抗干扰能力比主从结构的触发器强。 边沿D触发器的特性方程为：

。 （5.4.2）

例5.4.2 在图5.4.4所示的边沿D触发器中，已知CP、D、和所示，试画出输出端

的电压波形。设初始状态

。

波形如图5.4.5

解：根据边沿D触发器的工作特点，电路中与此时的CP和D信号无关，在

、

、

是直接复位、置位功能端，

同时为高电平时，时钟信号的上升沿到来

的电压波形如图5.4.5所示。

时将D的数据保存到输出端。作出输出端

利用CMOS传输门也可以组成钟控D触发器。其电路结构如图5.4.6所示。电路由两个传输门和两个非-门组成。

当CP = 0时，TG1导通，TG2关断，此时的等效电路如图5.4.7（a）所示，触发器的输出端

和

的值与输入端D有关，即：

，

。当CP = 0时，TG2

和

导通，TG1关断，此时的等效电路如图5.4.7（b）所示，触发器的输出端

的状态保持不变。

利用CMOS传输门也可以组成边沿D触发器，其电路结构如图5.4.8所示。

篇二：D触发器工作原理

D触发器工作原理

D触发器工作原理

主从JK触发器是在CP脉冲高电平期间接收信号，如果在CP高电平期间输入端出现干扰信号，那么就有可能使触发器产生与逻辑功能表不符合的错误状态。边沿触发器的电路结构可使触发器在CP脉冲有效触发沿到来前一瞬间接收信号，在有效触发沿到来后产生状态转换，这种电路结构的触发器大大提高了抗干扰能力和电路工作的可靠性。下面以维持阻塞D触发器为例介绍边沿触发器的工作原理。

维持阻塞式边沿D触发器的逻辑图和逻辑符号如图9-7所示。该触发器由六个与非门组成，其中G1、G2构成基本RS触发器，G3、G4组成时钟控制电路，G5、G6组成数据输入电路。和

分别是直接置0和直接置1端，有效电平为低电平。分析工作原理时，设

和

均为高电平，不影响电路的工作。电路工作过程如下。

(a) (b) 逻辑符号

逻

辑

图

图9-7 维持阻塞型D触发器

① CP=0时，与非门G3和G4封锁，其输出为1，触发器的状态不变。同时，由于G5和=

。

和

的状态由G5和G6的输出状态

。

至G6的反馈信号将这两个门G5、G6打开，因此可接收输入信号

，使

=

，=

至

② 当CP由0变1时，门G3和G4打开，它们的输出决定。

=

=

，

=

=

。由基本RS触发器的逻辑功能可知，=

③ 触发器翻转后，在CP=1时输入信号被封锁。G3和G4打开后，它们的输出状态是互补的，即必定有一个是0，若

和的

为0，则经G4输出至G6输入的反馈线将G6封锁，

即封锁了D通往基本RS触发器的路径；该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用，故该反馈线称为置0维持线，置1阻塞线。G3为0时，将G4和G5封锁，D端通往基本RS触发器的路径也被封锁；G3输出端至G5反馈线起到使触发器维持在1状态的作用，称作置1维持线；G3输出端至G4输入的反馈线起到阻止触发器置0的作用，称为置0阻塞线。因此，该触发器称为维持阻塞触发器。

由上述分析可知，维持阻塞D触发器在CP脉冲的上升沿产生状态变化，触发器的次态取决于CP脉冲上升沿前D端的信号，而在上升沿后，输入D端的信号变化对触发器的输出状态没有影响。如在CP脉冲的上升沿到来前=0，则在CP脉冲的上升沿到来后，触发器置0；如在CP脉冲的上升沿到来前=1，则在CP脉冲的上升沿到来后触发器置1。维持阻塞

表9-4

0 1

依据逻辑功能表可得触发器的状态方程为

(9-2)

【例9-4】 已知上升沿触发的D触发器输入端波形。设触发器初态为0。

和时钟CP的波形如图9-8所示，试画出

0 1

说 明 复位 置位

触发器的逻辑功能表如表9-4所示。

触发器的逻辑功能表

图9-8 维持阻塞图

触发器的波形

解：该D触发器是上升沿触发，即在CP的上升沿过后，触发器的状态等于CP脉冲上升沿前D的状态。所以第一个CP过后，=1，第二个CP过后，= 0，…，波形如图9-8所示。 输入端

触发器在CP上升沿前接受输入信号，上升沿触发翻转，即触发器的输出状态变化比的状态变化延迟，这就是

触发器的由来

篇三：D触发器教案

连云港连云港大港中等专业学校教案

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篇四：D触发器原理-D触发器电路图

边沿D 触发器:

负跳沿触发的主从触发器工作时，在正跳沿前加入输入信号。如果在CP 高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。边沿D触发器也称为维持-阻塞边沿D触发器。 电路结构: 该触发器由6个与非门组成，其中G1和G2构成基本RS触发器。

D触发器工作原理:

SD 和RD 接至基本RS 触发器的输入端，分别是预置和清零端，低电平有效。当SD=0且RD=1时,不论输入端D为何种状态，都会使Q=1，Q=0，即触发器置1；当SD=1且RD=0时，触发器的状态为0,SD和RD通常又称为直接置1和置0端。我们设它们均已加入了高电平，不影响电路的工作。工作过程如下：

1.CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5=D。

2.当CP由0变1时触发器翻转。这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G6的输出状态决定。Q3=Q5=D，Q4=Q6=D。由基本RS触发器的逻辑功能可知，Q=D。

3.触发器翻转后，在CP=1时输入信号被封锁。这是因为G3和G4打开后，它们的输出Q3和Q4的状态是互补的,即必定有一个是0，若Q3为0，则经G3输出至G5输入的反馈线将G5封锁，即封锁了D通往基本RS 触发器的路径；该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。Q4为0时，将G3和G6封锁，D端通往基本RS触发器的路径也被封锁。Q4输出端至G6反馈线起到使触发器维持在1状态的作用，称作置1维持线；Q4输出至G3输入的反馈线起到阻止触发器置0的作用,称为置0阻塞线。因此，该触发器常称为维持-阻塞触发器。总之，该触发器是在CP正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁,三步都是在正跳沿后完成，所以有边沿触发器之称。与主从触发器相比,同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。功能描述

2.特征方程 Qn+1=D

3状态转移图

脉冲特性:

1.建立时间:由下图维持阻塞触发器的电路可见,CP信号是加到门G3和G4上的,因而在CP上升沿到达之前门G5和G6输出端的状态必须稳定地建立起来。输入信号到达D端以后，要经过一级门电路的传输延迟时间G5的输出状态才能建立起来,而G6的输出状态需要经过两级门电路的传输延迟时间才能建立,因此D端的输入信号必须先于CP的上升沿到达，而且建立时间应满足： tset≥2tpd。

2.保持时间：由下图可知，为实现边沿触发,应保证CP=1期间门G6的输出状态不变,不受D端状态变化的影响。为此，在D=0的情况下，当CP上升沿到达以后还要等门G4输出的低电平返回到门G6的输入端以后,D端的低电平才允许改变。因此输入低电平信号的保持时间为tHL≥tpd。在 D=1的情况下，由于CP上升沿到达后G3的输出将G4封锁，所以不要求输入信号继续保持不变,故输入高电平信号的保持时间tHH=0。

3.传输延迟时间：由图工作波形图不难推算出，从CP上升沿到达时开始计算,输出由高电平变为低电平的传输延迟时间tPHL和由低电平变为高电平的传输延迟时间tPLH分别是:tPHL=3tpd tPLH=2tpd

维持和阻塞D触发器的电路和动态波形

4.最高时钟频率：为保证由门G1～G4组成的同步RS触发器能可靠地翻转，CP高电平的持续时间应大于 tPHL,时钟信号高电平的宽度tWH应大于tPHL。而为了在下一个CP上升沿到达之前确保门G5和G6新的输出 电平得以稳定地建立，CP低电平的持续时间不应小于门G4的传输延迟时间和tset之和，即时钟信号低电平的宽度tWL≥tset+tpd，因此得到:

在实际集成触发器中，每个门传输时间是不同的，并且作了不同形式的简化，因此上面讨论的结果只是一些定性的物理概念。其真实参数由实验测定。

综上所述，对边沿D触发器归纳为以下几点：

1.边沿D触发器具有接收并记忆信号的功能，又称为锁存器；

2.边沿D触发器属于脉冲触发方式；

3.边沿D触发器不存在约束条件和一次变化现象，抗干扰性能好，工作速度快

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上传者：dolphin 浏览次数:5598 维持阻塞D触发器

1 维持阻塞D触发器的电路结构

维持阻塞D触发器的电路如图1所示。从电路的结构可以看出，它是在基本RS触发器的基础之上增加了四个逻辑门而构成的，C门的输出是基本RS触发器的置“0”通道，D门的输出是基本RS触发器的置“1”通道。C门和D门可以在控制时钟控制下，决定数据[D]是否能传输到基本RS触发器的输入端。E门将数据[D]以反变量形式送到C门的输入端，再经过F门将数据[D]以原变量形式送到D门的输入端。使数据[D]等待时钟到来后，通过C门D门，以实现置“0”或置“1”。

图1 维持阻塞D触发器 图2 触发器置“1”状态 图3 触发器置“0”状态

2 维持阻塞D触发器的工作原理

D触发器具有置“0”和置“1”的功能。

设Q=0、[D]=1，当CP来到后，触发器将置“1”，触发器各点的逻辑电平如图2所示。在执行置“1”操作时，C门输出高电平；D门输出低电平，此时应保证置“1”和禁止置“0”。为此，将D=0通过①线加到C门的输入端，保证C=1，从而禁止置“0”。同时D=0通过②线加到F门的输入端，保证F=1，与CP=1共同保证D=0，从而维持置“1”，。置“0”过程与此类似。设Q=1、[D]=0，当CP来到后，触发器将置“0”。在执行置“0”操作时，C门输出低电平，此时应保证置“0”和禁止置“1”。为此，将C=0通过④线加到E门的输入端，保证E=1，从而保证C=0，维持置“0”。同时E=1通过③线加到F门的输入端，保证F=0，从而使D=1，禁止置“1”。以上过程见图1。

电路图中的②线或④线都是分别加在置“1”通道或置“0”通道的同一侧，起到维持置“1”或维持置“0”的作用；①线和③线都是加在另一侧通道上，起阻塞置“0”或置“1”作用。所以①线称为置“0”阻塞线，②线是置“1”维持线，③线称为置“1”阻塞线，④线是置“0”维持线。从电路结构上看，加于置“1”通道或置“0”通道同侧的是维持线，加到另一侧的是阻塞线，只要把电路的结构搞清楚，采用正确的分析方法，就不难理解电路的工作原理。

根据对工作原理的分析，可以看出，维持阻塞D触发器是在时钟上升沿来到时开始翻转的。我们称使触发器发生翻转的时钟边沿为动作沿。

图4是带有异步清零和预置端的完整的维持阻塞D触发器的电路图。这个触发器的直接置“0”和直接置“1”功能无论是在时钟的低电平期间，还是在时钟的高电平期间都可以正确执行。 图5 是D触发器的逻辑符号，从图5(a) 可看出CP是上升沿有效，当然，D触发器还有CP下降沿有效的，如图5(b)所示。

(a) (b)

图4 维持阻塞D触发器 图5 维持阻塞D触发器逻辑符号

3特征表和特征方程

篇五：D触发器原理-D触发器电路图

边沿D 触发器:

负跳沿触发的主从触发器工作时，在正跳沿前加入输入信号。如果在CP 高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。边沿D触发器也称为维持-阻塞边沿D触发器。 电路结构: 该触发器由6个与非门组成，其中G1和G2构成基本RS触发器。

D触发器工作原理:

SD 和RD 接至基本RS 触发器的输入端，分别是预置和清零端，低电平有效。当SD=0且RD=1时,不论输入端D为何种状态，都会使Q=1，Q=0，即触发器置1；当SD=1且RD=0时，触发器的状态为0,SD和RD通常又称为直接置1和置0端。我们设它们均已加入了高电平，不影响电路的工作。工作过程如下：

1.CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5=D。

2.当CP由0变1时触发器翻转。这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G6的输出状态决定。Q3=Q5=D，Q4=Q6=D。由基本RS触发器的逻辑功能可知，Q=D。

3.触发器翻转后，在CP=1时输入信号被封锁。这是因为G3和G4打开后，它们的输出Q3和Q4的状态是互补的,即必定有一个是0，若Q3为0，则经G3输出至G5输入的反馈线将G5封锁，即封锁了D通往基本RS 触发器的路径；该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。Q4为0时，将G3和G6封锁，D端通往基本RS触发器的路径也被封锁。Q4输出端至G6反馈线起到使触发器维持在1状态的作用，称作置1维持线；Q4输出至G3输入的反馈线起到阻止触发器置0的作用,称为置0阻塞线。因此，该触发器常称为维持-阻塞触发器。总之，该触发器是在CP正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁,三步都是在正跳沿后完成，所以有边沿触发器之称。与主从触发器相比,同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。功能描述

2.特征方程 Qn+1=D

3状态转移图

脉冲特性:

1.建立时间:由下图维持阻塞触发器的电路可见,CP信号是加到门G3和G4上的,因而在CP上升沿到达之前门G5和G6输出端的状态必须稳定地建立起来。输入信号到达D端以后，要经过一级门电路的传输延迟时间G5的输出状态才能建立起来,而G6的输出状态需要经过两级门电路的传输延迟时间才能建立,因此D端的输入信号必须先于CP的上升沿到达，而且建立时间应满足： tset≥2tpd。

2.保持时间：由下图可知，为实现边沿触发,应保证CP=1期间门G6的输出状态不变,不受D端状态变化的影响。为此，在D=0的情况下，当CP上升沿到达以后还要等门G4输出的低电平返回到门G6的输入端以后,D端的低电平才允许改变。因此输入低电平信号的保持时间为tHL≥tpd。在 D=1的情况下，由于CP上升沿到达后G3的输出将G4封锁，所以不要求输入信号继续保持不变,故输入高电平信号的保持时间tHH=0。

3.传输延迟时间：由图工作波形图不难推算出，从CP上升沿到达时开始计算,输出由高电平变为低电平的传输延迟时间tPHL和由低电平变为高电平的传输延迟时间tPLH分别是:tPHL=3tpd tPLH=2tpd

维持和阻塞D触发器的电路和动态波形

4.最高时钟频率：为保证由门G1～G4组成的同步RS触发器能可靠地翻转，CP高电平的持续时间应大于 tPHL,时钟信号高电平的宽度tWH应大于tPHL。而为了在下一个CP上升沿到达之前确保门G5和G6新的输出 电平得以稳定地建立，CP低电平的持续时间不应小于门G4的传输延迟时间和tset之和，即时钟信号低电平的宽度tWL≥tse

t+tpd，因此得到:

在实际集成触发器中，每个门传输时间是不同的，并且作了不同形式的简化，因此上面讨论的结果只是一些定性的物理概念。其真实参数由实验测定。

综上所述，对边沿D触发器归纳为以下几点：

1.边沿D触发器具有接收并记忆信号的功能，又称为锁存器；

2.边沿D触发器属于脉冲触发方式；

3.边沿D触发器不存在约束条件和一次变化现象，抗干扰性能好，工作速度快

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