ic设计中的crosstalk

篇一：Cross talk 产生与解决办法(YF)

Cross talk 产生与解决办法

1、 OP-B 輸出能力不足

當一條掃描線上所有畫素都要顯示同一Gray level時, 每條資料線都需要相同的電壓設定,雖然每條資料線都會有各自對應的輸出緩衝器(OP-B),但是這些輸出緩衝放大器的輸入級卻是經由電壓選擇型DAC控制,且全部皆連接到同一組Gray level參考電壓．這些Gray level參考電壓又是以另外之輸出緩衝器來驅動(OP-A)．

若是OP-B 輸出能力不足使得輸出電壓設定不正確,只單獨影響該條資料線上畫素顯示不正確；不過若是OP-A的輸出能力不足,則影響的就為所有輸入端對應到這組參考電壓的資料線,因此於分析時,可以利用灰階level的切換,判定為哪一輸出緩衝器有問題．

理解：IC驱动能力不足，可能IC本身问题，也有可能是LCD面板RC太大。

2、 TFT漏电 液晶電容的漏電路徑,是由畫素電極漏電至共電極;而TFT的漏電路徑,則是由畫素電極漏電至資料線.因此前者漏電所造成的影響為施加在液晶電容上的跨壓變小,使的顯示器的對比降低,而後者的漏電卻會與資料線上信號的不同與極性反轉有關連性,如此便會使得顯示器產生Vertical crosstalk.

理論上來說只要適當的分析手法便可以找出顯示畫面不良的確切原因但是顯示畫面的不良很可能不會只有一項而且應用分析手法時往往會伴隨其他狀況出現,例如加快Frame rate時也許可以使TFT漏電效應降低但是畫素電極充電時間也相對減少也有可能會造成畫面完全異常所以在分析上還必須要採取增加Gate line VGH or VGL 電壓變化等方式加以配合． 测试画面：

如果产生crosstalk，就会如下图所示：

上面的图片上下左右均已产生crosstalk，通常而言，crosstalk会出现在一个方向，水平或者垂直，两个方向均有的话不是太多；

解决方法：

1、选择陡度较陡一点的液晶或者想办法将LCD的陡度曲线做得陡一点;（比如扭曲角，PI材料，盒厚状况，摩擦压入量等等去考虑,扭曲角可达到260,改变旋光物掺入量的同时也要改善PI,)（改陡度对PI OR LC的条件有要求）。（针对问题2TFT漏电的问题—陡度好—VOP大—灰阶电压大—克服Ioff漏电）

2、减少玻璃的方块电阻，走线设计也是关健的,电源端子,VDD等,电阻越小越好.（针对问题1，降低Rcdelay—满足IC驱动要求）

篇二：IC工艺和版图设计习题集部分有答案

IC 工艺及版图设计分类习题

Ⅰ 填空题

1. 有一种称为0.13um 2P5M CMOS 单阱工艺, 它的特征线宽为，互连层共有

其电路类型为。

2. 某种工艺称为0.35um Mixed Signal 2P4M Polycide 3.3VProcess，请判断其特征尺寸为 ，互连层共有（适合或不适合）于设计模拟电路。

3. 请根据实际的制造过程排列如下各选项的顺(转 载于:wWw.SmHaIDA.cOM 海达 范文 网:ic设计中的crosstalk)序：

a. 生成多晶硅

b. 确定阱的位置和大小

c. 定义扩散区，生成源漏区

d. 确定有源区的位置和大小

e. 确定接触孔位置

正确的顺序为：。

4. N 阱 CMOS 工艺中，之所以要将衬底接 GND 、阱接到电源上，是因为。

5. 版图验证主要包括三方面：，，完成该功能的 Cadence

工具主要有（列举出两个）：，。

6. 芯片使用0.01 cmΩi P 型衬底顶部的8um 厚的10 cmΩi P 型外延层制作，计算从芯片抽取

25mA 电流需要 42衬底接触面积。假设最大允许的衬底去偏置为0.3V。

7.某种铜铝合金可以安全工作于5×1 05 A/ cm2 的电流密度下。如果金属层厚度为8000Ao，

则10um 宽的金属连线能承受的电流；当通过氧化台阶时，金属层厚度减小

了50%，则该10um 宽的金属连线能承受电流。

8. CMOS 工艺中集成电路中的电阻主要有，

9.CMOS 工艺中某种材料工艺变化方块电阻偏差在２０％，假设特征尺寸为0.5um,工艺线宽控制维持在10%以内。假设使用1um 的线宽来绘制电阻，电阻容差。使用2um

的线宽来绘制电阻，电阻容差。

Ⅱ 选择题

1. NMOS 器件的衬底是 （B ） 型半导体。

A、N 型 B、P 型 C、本征型 D、耗尽型

2. N 型半导体材料的迁移率比P 型半导体材料的迁移率（C ） 。

A、相等 B、小 C、大

3. 在0.13um 集成电路技术中，铜取代铝成为最主要的互连金属的主要原因是：（AD ）

A、铜具有更高的导电率； B、铜具有更低的导电率；

C、铜更容易刻蚀加工； D、铜具有更好的抵抗电迁移的能力。

4. 在ICFB 中完成一个完整的集成电路版图绘制，下列哪些文件是必需的 ( ABCD )

A. Technology 文件 B. DRC 文件 C. LVS 文件 D. Display 文件

5. DRACULA 做layout 的DRC 检查后，应该打开那个文件来看错误信息？（C ）

A 后缀名为drc 的文件。 B 后缀名为lvs 的文件。

C 后缀名为sum 的文件。 D 后缀名为com 的文件。

6. DRACULA 做layout 的LVS 检查后，应该打开那个文件来看错误信息？。（ B ）

A 后缀名为drc 的文件。 B 后缀名为lvs 的文件。

C 后缀名为sum 的文件。 D 后缀名为com 的文件。

7. 在layout 中给金属线加线名标注，即用lable 按schematic 的Pin 的要求对所要标注的金属

线进行说明，通常对metal1 层加Pin 的标注是用下列层次中的哪一层？（B ）

A m etel1 laye r B mt1txt layer C m etal2 laye r D m t2txt layer

8. 在集成电路版图设计中，contact 层通常是用来做第一层金属层和下列那些层次的通孔层

的？（答案不止一个）（ BC ）

A m etal2 B active C poly1 D nwell

9. 在集成电路版图设计中，via1 层通常是用来做第一层金属层和下列那些层次的通孔层的？

（A ）

A metal2 B active C poly1 D nwell

10. 在集成电路版图设计中，如果想插入一个器件或单元，请问用哪个快捷键？（ C ）

A a B c C i D k

11. 在集成电路版图设计中，如果想把画过的尺子清除掉，请问用哪个快捷键？（ D ）

A a B k C i D shif t k

12. Cadence V irtuoso 中要建立一个新的layout library，并把它附属于一个已经存在的library

时，除了要给一个新的library name ,还需要选择下列那些步骤？（B ）

A Compile a new techfile。

B Attached to an existing techfile。

C Don’t need a techfile。

13.关于高宽长比MOS 管的版图，下列说法正确的是（ ABCD ）

A. 高宽长比MOS 管通常采用Multi-finger 的方式绘制。

B. 高宽长比MOS 管采用Multi-finger 后其源/漏极的面积会减少。

C. 高宽长比MOS 管可以通过若干个小MOS 管的并联形式绘制。

D. 高宽长比MOS 管采用Multi-finger 后其栅极电阻会减小。

14.请问这是什么样的CMOS 器件？假设衬底为p 衬底。（ A ）

A. 是串联的nmos 管 B 是并联的nmos 管

C. 是串联的pmos 管 D. 是并联的pmos 管

15. 请问这是什么样的CMOS 器件？假设衬底为p 衬底。（ B ）

A. 是串联的nmos 管 B 是并联的nmos 管

C. 是串联的pmos 管 D. 是并联的pmos 管

16. 在一个一般的制程中，下列材料集成电阻，方块电阻（Sheet Resistance）最大的是（ B ）

A. 扩散电阻 B.阱电阻 C.多晶硅电阻 D. 铝层连线电阻

17. 关于集成电路中的无源器件说法正确的是（ ABD ）

A. 集成电路无法高效的实现高值无源器件。

B. 要精确实现某一特定阻值的电阻几乎是不可能的。

C. 由于制造工艺上的偏差，无源器件的比例容差（Ratio Tolerance）也必定很大。

D. 尽管存在制造工艺上的偏差，但是无源器件的比例容差（Ratio Tolerance）可以控制在很小的范围内。

18. 做集成电路的多晶硅电阻设计时，要计算每个电阻的阻值，那么电阻的长度是怎样计算

的？（ C ）

A 整个多晶硅的长度 B 多晶硅中两个引线孔中心点的距离

C 多晶硅中两个引线孔内侧的距离 D 多晶硅中两个引线孔外侧的距离

19.带隙基准电压源电路版图需要匹配精度要求较高的电阻，该材料的方块电阻工艺偏差为

20%，试问在0.5um 工艺中使用以下哪种有效线宽来绘制该电阻最合适。（ C ）

A 0.5um B 1u m C 3u m D 10um

20.在某CMOS 工艺中存在三种Poly 材料，试问以下情况各需要什么类型的Poly 材料

①多晶硅栅（A ）

②阻值为10K 欧姆的电阻（ B ）

③阻值为1M 欧姆的电阻（ C ）

A 掺杂且硅化的Poly B 掺杂未硅化的Poly C 未掺杂且未硅化的Poly

21. 在做集成电路的多晶硅电容设计时，要计算每个电容的容值，那么电容的面积大小是怎

样计算的？（ C ）

A 第一层多晶硅的面积 B 第二层多晶硅的面积 C 二层多晶硅重叠后的面积

22. 下列关于Latch up 效应说法不正确的是（ D ）

A. 衬底耦合噪声是造成Latch up 问题的原因之一。

B. Latch up效应在电路上可以解释为CMOS集成电路中寄生三极管构成的正反馈电路。

C. Latch up 效应与两个寄生三极管的放大系数有关。

D. Latch up 效应与井和衬底的参杂浓度无关。

23. 下列关于保护环说法正确的是（ ABC ）

A. 保护环的目的是给衬底或井提供均匀的偏置电压。

B. 保护环可以接在VDD 或GND 上。

C. 保护环可以减少衬底耦合噪声对敏感电路的影响。

D. 保护环无助于Latch up 效应的避免。

24. 下列由制程引起的版图不匹配有 （ABC ）

A. 扩散的不一致性 B. 注入的不一致性 C. CMP 引起的非理想平面 D.温度梯度

25.关于串扰（Cross Talk）, 下列说法正确的是 （ BC ）

A. 电路的输出端不能浮空，否则Cross Talk 可能会引起电路的误操作。

B. Cross Talk 是由于连线之间存在耦合电容引起的。

C. 在两条敏感连线之间加入一条接地金属线，可以减少CrossTalk 的影响。

D. 一般来说，连线上信号的频率越高，Cross Talk 影响就越小。

26. 设计analog layout 时，要考虑的问题比作digital layout 多，它通常表现在下列那几个方

面？( BCD )

A 面积要小 B 寄生效应( parasitics) C 对称 （matching） D 噪声问题（noise issues）

Ⅲ 简答题

1.请简要介绍一下标准CMOS 工艺的工艺流程，并简要画出含背栅接触的PMOS 的剖面图

答：简化CMOS工艺基本流程：-N阱（N阱版图TB）——沟道终止注入——LOCOS（局 部场氧化，薄氧版图TO）——阈值电压调整——Poly（TG）——N型源漏注入（SN）——P型源漏注入（SP）——接触孔（半导体-金属1接触，接触孔版图W1）——金属1（金属互连层，A1）——通孔（金属1-金属2接触，通孔版图W2）——金属2（金属互连层，A2）——钝化层

2.沿粗剖面线画出以下版图的剖面图，并根据剖面图判断该器件类型。

3. 根据所学的知识回答下面5 小题

a).请解释“衬底去偏置效应”，并且在CMOS 版图设计中如何尽量避免衬底去偏置效应。

b).请解释“电迁移效应”，并且在工艺和版图设计中如何减小“电迁移”的影响。

c).请解释“天线效应”，并且在版图设计中如何避免“天线效应”的方法。

d).请解释“ESD”，并且简要说明其可能造成的影响。

e).请介绍标准CMOS 工艺中如何避免金属跨过场氧时在场氧下形成寄生沟道的方法。

答：a）当有电流流经衬底时，由于衬底电阻的影响，在电阻上产生压降，如果压降比较大导致隔离岛与

衬底构成的PN结不再反偏，此时衬底向隔离岛注入电荷，隔离岛出现漏电，该过程称为衬底去偏置。

避免衬底去偏置的方法：1、重掺杂衬底：A.增加划片槽的衬底接触面积，可以有效预防局部去偏置效应，如果想减少划片槽的面积，可以在版图上存在的任意空位插入衬底接触。B.此外作为一种预防措施，在任何注入超过1mA的器件都应该应用衬底接触环。（P+GuardRing）2、带重掺杂隔离的轻掺杂衬底：A.划片槽的衬底接触外B.任何注入超过100uA的器件附近都需要加入衬底接触，任何注入超过1mA的电流器件应该用尽可能多的衬底接触环。C.版图完成后在版图空位遍布衬底接触。D.敏感低压电路远离衬底注入源3、带轻掺杂隔离区的轻掺杂衬底：A.不能依赖划片槽来抽取大的衬底电流B.大量散布衬底接触以减少衬底去偏置C.敏感电路远离衬底注入源D.衬底调制容易向高阻电路注入大量噪声，所以可以在电阻和电容下设置阱以隔离衬底噪声，敏感MOS电路可以采用NBL使NMOS与衬底隔离。4.介质隔离衬底：A.任何向P场注入超过几微安电流的器件都需要独立的隔离岛B.敏感电路应与P型场隔离以减少噪声耦合C.大量应用衬底接触

b）电迁移是由极高的电流密度引起的缓慢的损耗现象，移动的载流子对静止的金属原子的影响引起

了金属的逐渐移位。

防止电迁移的主要方法是改善工艺。现代工艺中通常是在铝中掺入铜来增强抗电迁移能力。在深

亚微米工艺中，逐渐使用纯铜来增加抗电迁移能力。每个工艺的设计规则都定义了单位宽度的最大允许的电流。

C）每一poly区积累的正电荷与它的面积成正比，如果一块很小的gate氧化层连接到一块很大的poly

图形时，就可能造成超出比例的破坏，这种效应称为天线效应。

解决方法： 1.在下层金属上加一个Top Metal的跳线.

2.如果无法加跳线，则可以连接一个最小的N+/P-epi或P+/Nwell的二极管。

D）静电泄放（ESD是由静电引起的一种电过应力形式。

可能造成的影响：

电压引起的破坏

—介质击穿：击穿典型MOSFET的栅介质，导致栅和衬底短路。

—结击穿：如果管脚连接着扩散区，那么在栅氧化层击穿之前还可能发生雪崩击穿

电流引起的破坏：

—薄膜层发生破裂

—极大的电流密度可使金属连线移动并穿过接触，使PN结短路

4. 一些失效器件被打开封装后进行显微微观结构检测。对应以下观测到的现象请至少提出一

种失效机制：

⑴焊盘上的金属线熔化断开 ⑵焊盘上覆盖了绿色淀积物

⑶最小尺寸NMOS 管的栅氧在一点处击穿，短路了栅氧和下面的氧化层。 5. 请根据1um 的设计规则，画出5/1 的PMOS 管（包含背栅接触），请画出相应的N 阱、多

晶硅栅、源漏区、P+掺杂区、N+掺杂区和接触孔。（注每个方格1um,设计规则参考最后附录1，方格可以自己在作业纸上绘出） （上次作业上）

6. 简要画出反相器的版图和剖面图（包含背栅接触）。

7. 请判断下面版图的器件类型并估算器件尺寸。在版图中忽略了背栅接触，假设每方格为1um, 折角当成0.6um。NMOS

8. 请判断下面版图的器件类型并估算器件尺寸。在版图中忽略了背栅接触，假设每方格为

1um,折角当成0.6um。

9.下图是一个NMOS 版图，该NMOS 管的长度和宽度各为多少？

篇三：绍嵌入式SOC IC设计方法

摘要（Abstract）：在介绍嵌入式（Embedded）SOC IC概念的基础上，介绍基于重用（re-use）的SOC IC 设计方法和流程，涉及（she4ji2 lien quan,de cap den）满足时序 (timing) 要求、版图设计流程和测试设计的问题，并给出设计计划考虑项目。

关键词： 嵌入式系统, SoC, 重用。

一、 系统集成芯片 （SOC）是IC 设计的发展趋势

（1） 随着微电子技术和半导体工业的不断创新和发展，超大规模集成

电路的集成度和工艺水平不断提高，深亚微米（deep-submicron）工艺，如 0.18um、0.13um 已经走向成熟，使得在一个芯片上完成系统级的集成已成为可能。

（2） 各种电子系统出于降低成本、减少体积的要求，对系统集成提出

了更高的要求。

（3） 高性能的EDA工具得到长足发展，其自动划和智能化程度不断

提高，为嵌入式系统设计提供了功能强大的开发集成环境。

（4） 计算机硬件平台性能大幅度提高，是很多复杂的算法和方便的图

形界面得以实现，为复杂的SOC设计提供了物理基础。

二、 何为嵌入是SoC IC

SOC (System on Chip)是知己系统性能于一块芯片上的系统级芯片。它通常含有一个微处理器核 （CPU），有时再增加一个或多个DSP核，以及多个或几十个的外围特殊功能模块和一定规模的存储器 （RAM、ROM）嵌入式 SOC更是针对应用所需的性能，将其设计在芯片上而成为系统操作芯片。芯片的规模常常可以达到数百万门甚至上千万门以上，所以嵌入

式 SOC 是满足应用的系统级的集成电路产品，一方面要满足复杂的系统性能的需要，另一方面也要满足市场上日新月异的对新产品的需求，因此嵌入式SOC的设计也代表了高科技的设计方法和程序。只有在不断地发展优化下，嵌入式SOC才能提供设计周期短而性能优异的产品。因此，要掌握嵌入式系统芯片的设计，就要了解其设计方法和流程。

三、 嵌入式SOC IC 的设计方法和流程

在介绍SOC IC 的设计流程之前，先介绍一下“重用”的意思。

“重用”（re-use）指的是在设计新产品是采用已有的各种功能模块，即使进行修改也是非常有限的，这样，可以减少设计人力和风险，缩短设计周期，确保优良品质。

SOC IC 的设计原则，就是尽可能重用各种功能模块并集成为所需的系统级芯片。谈到设计重用，必须对重用时需要考虑的因素作一些说明。首先，重用的功能模块要有详尽的说明书，对模块的功能和适用范围以及芯片集成时的总线接口进行说明。其次，要提供该模块过去已实现的生产工艺。第三，要提供用于测试该模块的测试程序及测试平台。最后，也是最重要的，就是模块的设计内核。通常提供的设计分为“软模块”和“硬模块”两种。“软模块”只提供RTL语言描述，可以用EDA综合工具产生电路。它的优点是比较灵活，可以根据不同的生产工艺产生对应的电路。“硬模块”提供的是已经完成的电路物理设计（physical design），也就是版图的设计（layout）。它的缺点是一旦生产工艺改变就不能够在使用了，即使是在采用同样生产工艺的情况下，由于模块的物理尺寸已经确定因而也影响了布局（floor-plan）的灵活性；它的优点是在设计采用同样生产工艺的

产品并且物理尺寸不影响芯片布局的情况下，能够直接采用，不用重新设计。由于半导体工艺发展极快，通常重用“软模块”比较多。

目前，在欧洲和北美已经在产业界形成了基于IP（Intellectual Property）总线模块的重用标准，对于重用的各个因素都有明确的规定。我国的IC设计产业在迅速发展，应该尽快建立自己的重用标准，与国际接轨。 通常SOC IC 的设计方法有两种：一种是基于模块（module-based）的设计方法，另一种是“门海”（sea-of-cell）的设计方法。

Module-based的设计方法是指各个单元模块完成各自的RTL和电路综合以及版图设计，然后，在顶层完成整个芯片的版图设计。这种方法的优点是当个别模块进行修改时，不会对整个芯片的设计产生较大的影响。它的设计流程如图1表示。

图1

图2

Sea-of-cell的设计方法指的是在各个单元模块完成RTL后，直接对整个芯片进行综合，产生整个芯片的网表（net-list），然后，完成整个芯片的版图设计。它的优点是能够节省芯片面积，缺点是一旦某个模块修改，整个芯片要重新做综合和版图设计（layout-design）。它的设计流程如图2表示。

四、 SOC IC满足的时序要求

无论采用哪种设计方法和流程，确保芯片的工作时序要求始终是芯片设计的核心问题。好的设计方法和流程，应该在芯片设计的初级阶段对整个芯片进行时序的控制和分配，以便减少因时序问题造成的反复修改。

由于SOC IC的规模一般都非常大，因此各个模块用于综合（synthesis）的约束条件必须基于整个芯片的时序要求产生，才不至于对整个芯片的Timing产生影响。Synopsys公司的Design Budgeting工具能够根据芯片顶层的约束条件对整个芯片以及子模块的约束和时序进行分配和控制，并且

篇四：IC知识培训

IC知识简介 ...................................................................................................................................... 2

IC封装.............................................................................................................................................. 2

前言........................................................................................................................................... 2

封装技术概论 ........................................................................................................................... 2

封装在IC制造流程中的位置 ................................................................................................. 3

1、DIP封装 ...................................................................................................................... 3

2、QFP塑料方型扁平式封装和PFP塑料扁平组件式封装 .......................................... 4

3、PGA插针网格阵列封装 .............................................................................................. 4

4、BGA球栅阵列封装 ...................................................................................................... 4

5、CSP芯片尺寸封装 ...................................................................................................... 5

6、MCM多芯片模块 .......................................................................................................... 6

7、其它的封装形式 ......................................................................................................... 6

集成电路的代换技巧 ....................................................................................................................... 8

一、直接代换 ........................................................................................................................... 8

1.同一型号IC的代换 ..................................................................................................... 8

2.不同型号IC的代换 ..................................................................................................... 8

一些器件的英文名称 ....................................................................................................................... 8

IC知识简介

1947年第一颗电晶体发明成功，结束了真空管的时代，而1958年TI成功开发出全球第一颗IC，又宣告电晶体的时代结束，IC的时代由此正式开始。从此开始各式IC不断被开发出来，集成度也不断提升，面积也越来越小，而功能则越来越多，性能和可靠性越来越好，这为当今社会的快速发展，起了很大的作用。IC具有集成度高、体积小、可靠性高、成本低等特点，是继电子管、晶体管之后的第二代电子器件。

根据内部电路的规模，集成电路可分为以下几类：

1、 小规模集成电路：内部只有100个元件以下或10个逻辑门以下的集成电路称为小

规模集成电路；

2、 MSI（中规模集成电路）：内部元件数在100个以上、1000个以下，或逻辑门在

10个以上、100个以下的称为中规模集成电路；

3、 LSI（大规模集成电路）：内部有1000─10000个元件，或逻辑门在100－1000个

的集成电路称大规模集成电路（LSI）；

4、 VLSI（超大规模集成电路）：内部元件数在10000－100000以上的集成电路成为

超大规模集成电路。

IC的温度范围主要有以下几种：

C= 0℃ 至 +70℃ (商业级)

I= -20℃ 至 +85℃ (工业级)

E= -40℃ 至 +85℃ (扩展工业级)

A= -40℃ 至 +85℃ (航空级)

M= -55℃ 至 +125℃ (军品级)

IC封装

前言

对于CPU，大家已经很熟悉了，相信你可以如数家珍似地说出各款的型号特点。但谈到CPU和其他大规模集成电路的封装，真正熟悉的人便寥寥无几。所谓封装是指安装半导体集成电路芯片用的外壳，它不仅起着安放、固定、密封、保护芯片和增强电器性能的作用，而且还是沟通芯片内部世界与外部电路的桥梁。芯片通过导线连接到封装外壳的引脚，这些引脚又通过印制板上的导线与其他器件建立连接。因此，封装对于集成电路来说起着重要的作用。

封装技术概论

人类迈入了21世纪，可以说今后世界的发展都是建立在电子工业的基础上，而电子工业的基础则是IC制造技术。芯片封装技术的目的在于赋予IC芯片一套组织架构，使其能够发挥稳定的功能。以芯片的整个制造过程而言，芯片封装技术属于产品后期的制造技术，因此常被认为仅仅是芯片电路制造技术的配角之一。事实上，封装技术的范围涵盖广泛，它应用了物理、化学、机械、材料、机电等等知识，也使用了金属、陶瓷、高分子等各种各样的材料。在微电子领域中对芯片的功能要求越来越高，对芯片的使用环境越来越苛刻。开发芯片封装技术的重要性不亚于芯片制造技术和其他微电子相关技术，故世界上各大微电子公司

都争相研发新一代的封装方式，以求得技术的领先。

封装的主要生产过程包括：晶圆切割，将晶圆上每一晶粒加以切割分离；粘晶（Die-Attach），将切割完成的晶粒放置在导线架上；焊线（Wire Bond），将晶粒信号接点用金属线连接至导线架上；封胶，将晶粒与外界隔绝；剪切/成型，将封胶后多余的残胶去除，并将导线架上IC加以剪切成型；印字，在IC表面打上型号、生产日期、批号等信息；检测，测试芯片产品的优劣。

集成电路的封装材料主要有三种：塑料、金属以及陶瓷。

封装在IC制造流程中的位置

怎样衡量一个芯片封装技术是否先进呢？首先，要看芯片面积与封装面积之比，其比值越接近1越好。当然这个比值永远也不可能等于1，那应该称作“裸晶”。例如以采用40引脚的塑封双列直插式封装(PDIP)的CPU为例，其芯片面积/封装面积=3×3/15.24×50=1/85，离1相差很远。不难看出，这种封装尺寸远比芯片大，说明封装效率很低，占去了很多有效安装面积。接着要看引脚的设计。理论上来说引脚要尽量的短，以减少信号延迟；引脚间的距离要尽量远，以保证互不干扰。但随着晶体管集成的数量越来越庞大，单一芯片中附加的功能越来越多，引脚的数目正在与日俱增，其间距也越来越小。引脚的数量从几十，逐渐增加到几百，今后5年内可能达2000。基于散热的要求，封装越薄越好。随着芯片集成度的提高，芯片的发热量也越来越大。除了采用更为精细的芯片制造工艺以外，封装设计的优劣也是至关重要的因素。设计出色的封装形式可以大大增加芯片的各项电器性能。如比较小的阻抗值、较强的抗干扰能力、较小的信号失真等。

芯片的封装技术经历了好几代的变迁，从DIP、QFP、PGA、BGA到CSP再到MCM。技术指标和电器性能一代比一代先进。下面就给大家介绍芯片的各种封装技术。

1、DIP封装

在20世纪70年代流行的是双列直插封装——DIP(Dual In－line Package)，是指采用双列直插形式封装的集成电路芯片。绝大多数中小规模集成电路均采用这种封装形式，其引脚一般不超过100个，是Intel的8位和16位处理芯片采用的封装方式。缓存芯片、BIOS芯片和早期的内存芯片也使用这种封装形式，它的引脚从两端引出，需要插入到专用的DIP芯片插座上。当然，也可以直接在有相同焊孔数和几何排列的电路板上进行焊接。DIP封装的芯片在插座上插拔时应特别小心，以免损坏引脚。后来衍生的DIP封装结构形式有：多层陶瓷双列直插式DIP，单层陶瓷双列直插式DIP，引线框架式DIP。封装的材料也是多种多样，含玻璃陶瓷封装、塑料包封装、陶瓷低熔玻璃封装等。DIP封装适合焊接在早期的单层PCB电路板上，采用穿孔焊接方式，操作方便。但由于芯片面积与封装面积之间的比值较大，所以体积也较大，同时发热量也很高。

DIP封装具有以下特点：

1.适合在PCB(印刷电路板)上穿孔焊接，操作方便。

2.芯片面积与封装面积之间的比值较大，故体积也较大。Intel系列CPU中8088就采用这种封装形式，缓存(Cache)和早期的内存芯片是这种封装形式。

主要有两种形式：

1.CDIP(Ceramic Dual-In-Line Package):陶瓷双列直插式封装

2.PDIP(Plastic Dual-In-Line Package):塑料双列直插式封装

2、QFP塑料方型扁平式封装和PFP塑料扁平组件式封装

QFP（Plastic Quad Flat Package）封装的芯片引脚之间距离很小，管脚很细，一般大规模或超大型集成电路都采用这种封装形式，其引脚数一般在100个以上。用这种形式封装的芯片必须采用SMD（表面安装设备技术）将芯片与主板焊接起来。采用SMD安装的芯片不必在主板上打孔，一般在主板表面上有设计好的相应管脚的焊点。将芯片各脚对准相应的焊点，即可实现与主板的焊接。用这种方法焊上去的芯片，如果不用专用工具是很难拆卸下来的。

PFP（Plastic Flat Package）方式封装的芯片与QFP方式基本相同。唯一的区别是QFP一般为正方形，而PFP既可以是正方形，也可以是长方形。

QFP/PFP封装具有以下特点：

1.适用于SMD表面安装技术在PCB电路板上安装布线。

2.适合高频使用。

3.操作方便，可靠性高。

4.芯片面积与封装面积之间的比值较小。

QFP封装形式有以下几种：

1. CQFP (Ceramic Quad Flat Pack)：陶瓷四方扁平封装

2. PQFP (Plastic Quad Flat Pack)：塑料四方扁平封装

3. SSQFP (Self-Solder Quad Flat Pack )：自焊接式四方扁平封装

4. TQFP (Thin Quad Flat Pack)：纤薄四方扁平封装

5. SQFP (Shrink Quad Flat Package)：缩小四方扁平封装

3、PGA插针网格阵列封装

（CPGA(Ceramic Pin Grid Array):陶瓷针栅阵列封装）

PGA(Pin Grid Array Package)芯片封装形式在芯片的内外有多个方阵形的插针，每个方阵形插针沿芯片的四周间隔一定距离排列。根据引脚数目的多少，可以围成2-5圈。安装时，将芯片插入专门的PGA插座。为使CPU能够更方便地安装和拆卸，从486芯片开始，出现一种名为ZIF的CPU插座，专门用来满足PGA封装的CPU在安装和拆卸上的要求。

ZIF(Zero Insertion Force Socket)是指零插拔力的插座。把这种插座上的扳手轻轻抬起，CPU就可很容易、轻松地插入插座中。然后将扳手压回原处，利用插座本身的特殊结构生成的挤压力，将CPU的引脚与插座牢牢地接触，绝对不存在接触不良的问题。而拆卸CPU芯片只需将插座的扳手轻轻抬起，则压力解除，CPU芯片即可轻松取出。

PGA封装具有以下特点：

1.插拔操作更方便，可靠性高。

2.可适应更高的频率。Intel系列CPU中，80486和Pentium、Pentium Pro均采用这种封装形式。

4、BGA球栅阵列封装

随着集成电路技术的发展，对集成电路的封装要求更加严格。这是因为封装技术关系到产品的功能性，当IC的频率超过100MHz时，传统封装方式可能会产生所谓的“CrossTalk”现象，而且当IC的管脚数大于208 Pin时，传统的封装方式有其困难度。因此，除使用QFP

封装方式外，现今大多数的高脚数芯片（如图形芯片与芯片组等）皆转而使用BGA(Ball Grid Array Package)封装技术。BGA一出现便成为CPU、主板上南/北桥芯片等高密度、高性能、多引脚封装的最佳选择。

BGA封装技术又可详分为以下几类：

1.PBGA（Plasric BGA）：塑胶球栅阵列，一般为2-4层有机材料构成的多层板。Intel系列CPU中，Pentium II、III、IV处理器均采用这种封装形式。

2.CBGA（CeramicBGA）：陶瓷球状栅格阵列，即陶瓷基板，芯片与基板间的电气连接通常采用倒装芯片（FlipChip，简称FC）的安装方式。Intel系列CPU中，Pentium I、II、Pentium Pro处理器均采用过这种封装形式。

3.FCBGA（FilpChipBGA）：倒装球栅阵列，硬质多层基板。

4.TBGA（TapeBGA）：载带球栅阵列，基板为带状软质的1-2层PCB电路板。

5.CDPBGA（Carity Down PBGA）：指封装中央有方型低陷的芯片区（又称空腔区）。

6.EPBGA(Enhanced Plastic Ball Grid Array):增强的塑胶球栅阵列

7.FC-CBGA(Flip Chip Ceramic Ball Grid Array):倒装陶瓷球栅阵列

8.FC-PBGA(Flip Chip Plastic Ball Grid Array):倒装塑胶球栅阵列

BGA封装具有以下特点：

1.I/O引脚数虽然增多，但引脚之间的距离远大于QFP封装方式，提高了成品率。

2.虽然BGA的功耗增加，但由于采用的是可控塌陷芯片法焊接，从而可以改善电热性能。

3.信号传输延迟小，适应频率大大提高。

4.组装可用共面焊接，可靠性大大提高。

BGA封装方式经过十多年的发展已经进入实用化阶段。1987年，日本西铁城（Citizen）公司开始着手研制塑封球栅面阵列封装的芯片（即BGA）。而后，摩托罗拉、康柏等公司也随即加入到开发BGA的行列。1993年，摩托罗拉率先将BGA应用于移动电话。同年，康柏公司也在工作站、PC电脑上加以应用。直到五六年前，Intel公司在电脑CPU中（即奔腾II、奔腾III、奔腾IV等），以及芯片组（如i850）中开始使用BGA，这对BGA应用领域扩展发挥了推波助澜的作用。目前，BGA已成为极其热门的IC封装技术，其全球市场规模在2000年为12亿块，预计2005年市场需求将比2000年有70%以上幅度的增长。

5、CSP芯片尺寸封装

随着全球电子产品个性化、轻巧化的需求蔚为风潮，封装技术已进步到CSP(Chip Size Package)。它减小了芯片封装外形的尺寸，做到裸芯片尺寸有多大，封装尺寸就有多大。即封装后的IC尺寸边长不大于芯片的1.2倍，IC面积只比晶粒（Die）大不超过1.4倍。 CSP封装又可分为四类：

1.Lead Frame Type(传统导线架形式)，代表厂商有富士通、日立、Rohm、高士达（Goldstar）等等。

2.Rigid Interposer Type(硬质内插板型)，代表厂商有摩托罗拉、索尼、东芝、松下等等。

3.Flexible Interposer Type(软质内插板型)，其中最有名的是Tessera公司的microBGA，CTS的sim-BGA也采用相同的原理。其他代表厂商包括通用电气（GE）和NEC。

4.Wafer Level Package(晶圆尺寸封装)：有别于传统的单一芯片封装方式，WLCSP是将整片晶圆切割为一颗颗的单一芯片，它号称是封装技术的未来主流，已投入研发的厂商包括FCT、Aptos、卡西欧、EPIC、富士通、三菱电子等。

CSP封装具有以下特点：

篇五：IC芯片封装形式

芯片封装

一、DIP双列直插式封装

DIP(DualIn－line Package)是指采用双列直插形式封装的集成电路芯片，绝大多数中小规模集成电路(IC)均采用这种封装形式，其引脚数一般不超过100个。采用DIP封装的CPU芯片有两排引脚，需要插入到具有DIP结构的芯片插座上。当然，也可以直接插在有相同焊孔数和几何排列的电路板上进行焊接。DIP封装的芯片在从芯片插座上插拔时应特别小心，以免损坏引脚。

DIP封装具有以下特点：

1.适合在PCB(印刷电路板)上穿孔焊接，操作方便。

2.芯片面积与封装面积之间的比值较大，故体积也较大。

Intel系列CPU中8088就采用这种封装形式，缓存(Cache)和早期的内存芯片也是这种封装形式。

二、PQFP塑料方型扁平式封装和PFP塑料扁平组件式封装

PQFP（Plastic Quad Flat Package）封装的芯片引脚之间距离很小，管脚很细，一般大规模或超大型集成电路都采用这种封装形式，其引脚数一般在100个以上。用这种形式封装的芯片必须采用SMD（表面安装设备技术）将芯片与主板焊接起来。采用SMD安装的芯片不必在主板上打孔，一般在主板表面上有设计好的相应管脚的焊点。将芯片各脚对准相应的焊点，即可实现与主板的焊接。用这种方法焊上去的芯片，如果不用专用工具是很难拆卸下来的。 PFP（Plastic Flat Package）方式封装的芯片与PQFP方式基本相同。唯一的区别是PQFP一般为正方形，而PFP既可以是正方形，也可以是长方形。

PQFP/PFP封装具有以下特点：

1.适用于SMD表面安装技术在PCB电路板上安装布线。

2.适合高频使用。

3.操作方便，可靠性高。

4.芯片面积与封装面积之间的比值较小。

Intel系列CPU中80286、80386和某些486主板采用这种封装形式。

三、PGA插针网格阵列封装

PGA(Pin Grid Array Package)芯片封装形式在芯片的内外有多个方阵形的插针，每个方阵形插针沿芯片的四周间隔一定距离排列。根据引脚数目的多少，可以围成2-5圈。安装时，将芯片插入专门的PGA插座。为使CPU能够更方便地安装和拆卸，从486芯片开始，出现一种名为ZIF的CPU插座，专门用来满足PGA封装的CPU在安装和拆卸上的要求。

ZIF(Zero Insertion Force Socket)是指零插拔力的插座。把这种插座上的扳手轻轻抬起，CPU就可很容易、轻松地插入插座中。然后将扳手压回原处，利用插座本身的特殊结构生成的挤压力，将CPU的引脚与插座牢牢地接触，绝对不存在接触不良的问题。而拆卸CPU芯片只需将插座的扳手轻轻抬起，则压力解除，CPU芯片即可轻松取出。

PGA封装具有以下特点：

1.插拔操作更方便，可靠性高。

2.可适应更高的频率。

Intel系列CPU中，80486和Pentium、Pentium Pro均采用这种封装形式。

四、BGA球栅阵列封装

随着集成电路技术的发展，对集成电路的封装要求更加严格。这是因为封装技术关系到产

品的功能性，当IC的频率超过100MHz时，传统封装方式可能会产生所谓的“CrossTalk”现象，而且当IC的管脚数大于208 Pin时，传统的封装方式有其困难度。因此，除使用QFP封装方式外，现今大多数的高脚数芯片（如图形芯片与芯片组等）皆转而使用BGA(Ball Grid Array Package)封装技术。BGA一出现便成为CPU、主板上南/北桥芯片等高密度、高性能、多引脚封装的最佳选择。

BGA封装技术又可详分为五大类：

1.PBGA（Plasric BGA）基板：一般为2-4层有机材料构成的多层板。Intel系列CPU中，Pentium II、III、IV处理器均采用这种封装形式。

2.CBGA（CeramicBGA）基板：即陶瓷基板，芯片与基板间的电气连接通常采用倒装芯片（FlipChip，简称FC）的安装方式。Intel系列CPU中，Pentium I、II、Pentium Pro处理器均采用过这种封装形式。

3.FCBGA（FilpChipBGA）基板：硬质多层基板。

4.TBGA（TapeBGA）基板：基板为带状软质的1-2层PCB电路板。

5.CDPBGA（Carity Down PBGA）基板：指封装中央有方型低陷的芯片区（又称空腔区）。 BGA封装具有以下特点：

1.I/O引脚数虽然增多，但引脚之间的距离远大于QFP封装方式，提高了成品率。

2.虽然BGA的功耗增加，但由于采用的是可控塌陷芯片法焊接，从而可以改善电热性能。

3.信号传输延迟小，适应频率大大提高。

4.组装可用共面焊接，可靠性大大提高。

BGA封装方式经过十多年的发展已经进入实用化阶段。1987年，***西铁城（Citizen）公司开始着手研制塑封球栅面阵列封装的芯片（即BGA）。而后，摩托罗拉、康柏等公司也随即加入到开发BGA的行列。1993年，摩托罗拉率先将BGA应用于移动电话。同年，康柏公司也在工作站、PC电脑上加以应用。直到五六年前，Intel公司在电脑CPU中（即奔腾II、奔腾III、奔腾IV等），以及芯片组（如i850）中开始使用BGA，这对BGA应用领域扩展发挥了推波助澜的作用。目前，BGA已成为极其热门的IC封装技术，其全球市场规模在2000年为12亿块，预计2005年市场需求将比2000年有70%以上幅度的增长。

五、CSP芯片尺寸封装

随着全球电子产品个性化、轻巧化的需求蔚为风潮，封装技术已进步到CSP(Chip Size Package)。它减小了芯片封装外形的尺寸，做到裸芯片尺寸有多大，封装尺寸就有多大。即封装后的IC尺寸边长不大于芯片的1.2倍，IC面积只比晶粒（Die）大不超过1.4倍。 CSP封装又可分为四类：

1.Lead Frame Type(传统导线架形式)，代表厂商有富士通、日立、Rohm、高士达（Goldstar）等等。

2.Rigid Interposer Type(硬质内插板型)，代表厂商有摩托罗拉、索尼、东芝、松下等等。

3.Flexible Interposer Type(软质内插板型)，其中最有名的是Tessera公司的microBGA，CTS的sim-BGA也采用相同的原理。其他代表厂商包括通用电气（GE）和NEC。

4.Wafer Level Package(晶圆尺寸封装)：有别于传统的单一芯片封装方式，WLCSP是将整片晶圆切割为一颗颗的单一芯片，它号称是封装技术的未来主流，已投入研发的厂商包括FCT、Aptos、卡西欧、EPIC、富士通、三菱电子等。

CSP封装具有以下特点：

1.满足了芯片I/O引脚不断增加的需要。

2.芯片面积与封装面积之间的比值很小。

3.极大地缩短延迟时间。

CSP封装适用于脚数少的IC，如内存条和便携电子产品。未来则将大量应用在信息家电（IA）、数字电视（DTV）、电子书（E-Book）、无线网络WLAN／GigabitEthemet、ADSL／手机芯片、蓝芽（Bluetooth）等新兴产品中。

六、MCM多芯片模块

为解决单一芯片集成度低和功能不够完善的问题，把多个高集成度、高性能、高可靠性的芯片，在高密度多层互联基板上用SMD技术组成多种多样的电子模块系统，从而出现MCM(Multi Chip Model)多芯片模块系统。

MCM具有以下特点：

1.封装延迟时间缩小，易于实现模块高速化。

2.缩小整机/模块的封装尺寸和重量。

3.系统可靠性大大提高。

[]

芯片封装方式一览：

1、BGA(ball grid array)

球形触点陈列，表面贴装型封装之一。在印刷基板的背面按陈列方式制作出球形凸点用以代替引脚，在印刷基板的正面装配LSI 芯片，然后用模压树脂或灌封方法进行密封。也称为凸点陈列载体(PAC)。引脚可超过200，是多引脚LSI 用的一种封装。封装本体也可做得比QFP(四侧引脚扁平封装)小。例如，引脚中心距为1.5mm 的360 引脚 BGA 仅为31mm 见方；而引脚中心距为0.5mm 的304 引脚QFP 为40mm 见方。而且BGA 不 用担心QFP 那样的引脚变形问题。该封装是美国Motorola 公司开发的，首先在便携式电话等设备中被采用，今后在美国有可能在个人计算机中普及。最初，BGA 的引脚(凸点)中心距为1.5mm，引脚数为225。现在也有一些LSI 厂家正在开发500 引脚的BGA。BGA 的问题是回流焊后的外观检查。现在尚不清楚是否有效的外观检查方法。有的认为，由于焊接的中心距较大，连接可以看作是稳定的，只能通过功能检查来处理。美国Motorola 公司把用模压树脂密封的封装称为OMPAC，而把灌封方法密封的封装称为GPAC(见OMPAC 和GPAC)。

2、BQFP(quad flat package with bumper)

带缓冲垫的四侧引脚扁平封装。QFP 封装之一，在封装本体的四个角设置突起(缓冲垫)以防止在运送过程中引脚发生弯曲变形。美国半导体厂家主要在微处理器和ASIC 等电路中采用此封装。引脚中心距0.635mm，引脚数从84 到196 左右(见QFP)。

3、碰焊PGA(butt joint pin grid array)

表面贴装型PGA 的别称(见表面贴装型PGA)。

4、C－(ceramic)

表示陶瓷封装的记号。例如，CDIP 表示的是陶瓷DIP。是在实际中经常使用的记号。

5、Cerdip

用玻璃密封的陶瓷双列直插式封装，用于ECL RAM，DSP(数字信号处理器)等电路。带有玻璃窗口的Cerdip 用于紫外线擦除型EPROM 以及内部带有EPROM 的微机电路等。引脚中心距2.54mm，引脚数从8 到42。在日本，此封装表示为DIP－G(G 即玻璃密封的意思)。

6、Cerquad

表面贴装型封装之一，即用下密封的陶瓷QFP，用于封装DSP 等的逻辑LSI 电路。带

有窗口的Cerquad 用于封装EPROM 电路。散热性比塑料QFP 好，在自然空冷条件下可容许1.5～ 2W 的功率。但封装成本比塑料QFP 高3～5 倍。引脚中心距有1.27mm、0.8mm、0.65mm、0.5mm、0.4mm 等多种规格。引脚数从32 到368。

7、CLCC(ceramic leaded chip carrier)

带引脚的陶瓷芯片载体，表面贴装型封装之一，引脚从封装的四个侧面引出，呈丁字形。

带有窗口的用于封装紫外线擦除型EPROM 以及带有EPROM 的微机电路等。此封装也称为QFJ、QFJ－G(见QFJ)。

8、COB(chip on board)

板上芯片封装，是裸芯片贴装技术之一，半导体芯片交接贴装在印刷线路板上，芯片与基板的电气连接用引线缝合方法实现，芯片与基板的电气连接用引线缝合方法实现，并用树脂覆盖以确保可靠性。虽然COB 是最简单的裸芯片贴装技术，但它的封装密度远不如TAB 和倒片焊技术。

9、DFP(dual flat package)

双侧引脚扁平封装。是SOP 的别称(见SOP)。以前曾有此称法，现在已基本上不用。

10、DIC(dual in-line ceramic package)

陶瓷DIP(含玻璃密封)的别称(见DIP).

11、DIL(dual in-line)

DIP 的别称(见DIP)。欧洲半导体厂家多用此名称。

12、DIP(dual in-line package)

双列直插式封装。插装型封装之一，引脚从封装两侧引出，封装材料有塑料和陶瓷两种。DIP 是最普及的插装型封装，应用范围包括标准逻辑IC，存贮器LSI，微机电路等。引脚中心距2.54mm，引脚数从6 到64。封装宽度通常为15.2mm。有的把宽度为7.52mm和10.16mm 的封装分别称为skinny DIP 和slim DIP(窄体型DIP)。但多数情况下并不加区分，只简单地统称为DIP。另外，用低熔点玻璃密封的陶瓷DIP 也称为cerdip(见cerdip)。

13、DSO(dual small out-lint)

双侧引脚小外形封装。SOP 的别称(见SOP)。部分半导体厂家采用此名称。

14、DICP(dual tape carrier package)

双侧引脚带载封装。TCP(带载封装)之一。引脚制作在绝缘带上并从封装两侧引出。由于利用的是TAB(自动带载焊接)技术，封装外形非常薄。常用于液晶显示驱动LSI，但多数为定制品。另外，0.5mm 厚的存储器LSI 簿形封装正处于开发阶段。在日本，按照EIAJ(日本电子机械工业)会标准规定，将DICP 命名为DTP。

15、DIP(dual tape carrier package)

同上。日本电子机械工业会标准对DTCP 的命名(见DTCP)。

16、FP(flat package)

扁平封装。表面贴装型封装之一。QFP 或SOP(见QFP 和SOP)的别称。部分半导体厂家采用此名称。

17、flip-chip

倒焊芯片。裸芯片封装技术之一，在LSI 芯片的电极区制作好金属凸点，然后把金属凸点与印刷基板上的电极区进行压焊连接。封装的占有面积基本上与芯片尺寸相同。是所有封装技术中体积最小、最薄的一种。但如果基板的热膨胀系数与LSI 芯片不同，就会在接合处产生反应，从而影响连接的可靠性。因此必须用树脂来加固LSI 芯片，并使用热膨胀系数基本

相同的基板材料。

18、FQFP(fine pitch quad flat package)

小引脚中心距QFP。通常指引脚中心距小于0.65mm 的QFP(见QFP)。部分导导体厂家采用此名称。

19、CPAC(globe top pad array carrier)

美国Motorola 公司对BGA 的别称(见BGA)。

20、CQFP(quad fiat package with guard ring)

带保护环的四侧引脚扁平封装。塑料QFP 之一，引脚用树脂保护环掩蔽，以防止弯曲变形。在把LSI 组装在印刷基板上之前，从保护环处切断引脚并使其成为海鸥翼状(L 形状)。这种封装在美国Motorola 公司已批量生产。引脚中心距0.5mm，引脚数最多为208 左右。

21、H-(with heat sink)

表示带散热器的标记。例如，HSOP 表示带散热器的SOP。

22、pin grid array(surface mount type)

表面贴装型PGA。通常PGA 为插装型封装，引脚长约3.4mm。表面贴装型PGA 在封装的底面有陈列状的引脚，其长度从1.5mm 到2.0mm。贴装采用与印刷基板碰焊的方法，因而也称为碰焊PGA。因为引脚中心距只有1.27mm，比插装型PGA 小一半，所以封装本体可制作得不怎么大，而引脚数比插装型多(250～528)，是大规模逻辑LSI 用的封装。封装的基材有多层陶瓷基板和玻璃环氧树脂印刷基数。以多层陶瓷基材制作封装已经实用化。

23、JLCC(J-leaded chip carrier)

J ?a href="http://www.zw2.cn/zhuanti/guanyuwozuowen/" target="_blank" class="keylink">我判酒靥濉Ｖ复翱贑LCC 和带窗口的陶瓷QFJ 的别称(见CLCC 和QFJ)。部分半导体厂家采用的名称。

24、LCC(Leadless chip carrier)

无引脚芯片载体。指陶瓷基板的四个侧面只有电极接触而无引脚的表面贴装型封装。是高速和高频IC 用封装，也称为陶瓷QFN 或QFN－C(见QFN)。

25、LGA(land grid array)

触点陈列封装。即在底面制作有阵列状态坦电极触点的封装。装配时插入插座即可。现已实用的有227 触点(1.27mm 中心距)和447 触点(2.54mm 中心距)的陶瓷LGA，应用于高速逻辑LSI 电路。LGA 与QFP 相比，能够以比较小的封装容纳更多的输入输出引脚。另外，由于引线的阻抗小，对于高速LSI 是很适用的。但由于插座制作复杂，成本高，现在基本上不怎么使用。预计今后对其需求会有所增加。

26、LOC(lead on chip)

芯片上引线封装。LSI 封装技术之一，引线框架的前端处于芯片上方的一种结构，芯片的中心附近制作有凸焊点，用引线缝合进行电气连接。与原来把引线框架布置在芯片侧面附近的结构相比，在相同大小的封装中容纳的芯片达1mm 左右宽度。

27、LQFP(low profile quad flat package)

薄型QFP。指封装本体厚度为1.4mm 的QFP，是日本电子机械工业会根据制定的新QFP外形规格所用的名称。

28、L－QUAD

陶瓷QFP 之一。封装基板用氮化铝，基导热率比氧化铝高7～8 倍，具有较好的散热性。封装的框架用氧化铝，芯片用灌封法密封，从而抑制了成本。是为逻辑LSI 开发的一种封装，在自然空冷条件下可容许W3的功率。现已开发出了208 引脚(0.5mm 中心距)和160 引脚(0.65mm中心距)的LSI 逻辑用封装，并于1993 年10 月开始投入批量生产。

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