VHDL和Verilog HDL有什么不同?如果想学学哪个比较好?

来源：学生作业帮助网编辑：作业帮时间：2024/11/07 22:40:23

VHDL和Verilog HDL有什么不同?如果想学学哪个比较好?
VHDL和Verilog HDL有什么不同?如果想学学哪个比较好?

VHDL和Verilog HDL有什么不同?如果想学学哪个比较好?
这个问题不是两三句就能解释清楚的.
verilog在工业界通用些,VHDL在大学较多.
个人觉得VHDL比较严谨,VerilogHDL格式要求松一些.
HDL特别是Verilog HDL得到在第一线工作的设计工程师的特别青睐,不仅因为HDL与C语言很相似,学习和掌握它并不困难,更重要的是它在复杂的SOC的设计上所显示的非凡性能和可扩展能力.
在学习HDL语言时,笔者认为先学习VerilogHDL比较好：一是容易入门；二是接受Verilog HDL代码做后端芯片的集成电路厂家比较多,现成的硬核、固核和软核比较多.
小析VHDL与Verilog HDL的区别
学习完VHDL后觉得VHDL已非常完善,一次参加培训时需学习Verilog HDL,于是顺便“拜访”了一下Verilog HDL,才发现,原来Verilog HDL也是如此高深,懵懂中发现Verilog HDL好像较之VHDL要多一些语句,是不是Verilog HDL就要比VHDL高级些?
在此先对VHDL与Verilog HDL的发展历程作一个简单的介绍.VHDL诞生于1982年.在1987年底,VHDL被IEEE和美国国防部确认为标准硬件描述语言.自IEEE公布了VHDL的标准版本,IEEE-1076（简称87版)之后,各EDA公司相继推出了自己的VHDL设计环境,或宣布自己的设计工具可以和VHDL接口.此后VHDL在电子设计领域得到了广泛的接受,并逐步取代了原有的非标准的硬件描述语言.而Verilog HDL是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首创的,最初只设计了一个仿真与验证工具,之后又陆续开发了相关的故障模拟与时序分析工具.1985年Moorby推出它的第三个商用仿真器Verilog-XL,获得了巨大的成功,从而使得Verilog HDL迅速得到推广应用.1989年CADENCE公司收购了GDA公司,使得VerilogHDL成为了该公司的独家专利.1990年CADENCE公司公开发表了Verilog HDL,并成立LVI组织以促进Verilog HDL成为IEEE标准,即IEEE Standard 1364-1995.
由于GDA公司本就偏重于硬件,所以不可避免地Verilog HDL就偏重于硬件一些,故Verilog HDL的底层统合做得非常好.而VHDL的逻辑综合就较之Verilog HDL要出色一些.所以,Verilog HDL作重强调集成电路的综合,而VHDL强调于组合逻辑的综合.所以笔者建议,你作重于集成电路的设计,则只需Verilog HDL就可以了,若你要进行大规模系统设计,则你就必须学习VHDL.
另外,学习过Verilog HDL的朋友应该知道,Verilog HDL很具有C语言的风格,不能说“所以”,但结果差不多,也具有C语言一样的不严密性.所以在硬件电路设计时就得有相应的考虑.

verilog HDL 与VHDL有什么差别? VHDL和Verilog HDL有什么不同?如果想学学哪个比较好? 什么是HDL胆固醇和 LDL胆固醇,什么是HDL和 LDL 他们有什么联系吗用VHDL或Verilog语言编以下程序：1.Construct a systematic (7,3) linear block code.You can use c lauguage or HDL (VHDL or Verilog-HDL) to describe it.Please write the detail of how to realize it in computer lauguage.And list the program lines. 有关verilog HDL语言的请问要实现这个真值表 always@（?）写什么合适? verilog HDL语言中不明白在什么场合会用到.具体含义是什么 Verilog HDL程序怎样转换成电路图 verilog HDL中这个错误是什么意思? 求Verilog HDL程序1编写求补码的Verilog HDL程序,输入是带符号的8位二进制数.2有一个比较电路,当输入的一位8421BCD码大于4时,输出为1,否则为0.试编写出Verilog HDL程序. 使用Verilog HDL实现50MHz分频为50Hz verilog HDL语言中===是什么意思 verilog hdl 哪位高手可以解释下当中的q 求助verilog HDL非阻塞赋值如：always @（）beginbegina 请问主从JK触发器和边沿JK触发器VHDL语言有什么不同? verilog hdl 中的符号请问verilog中的@是什么含义?具体怎么用呢 Verilog HDL语言中如果是有符号数怎么定义啊?Parameters定义的数是不是都是无符号数? verilog中reg[2:-3] 另外和 reg[5:0]有什么区别?初学者用Verilog hdl设计一个实现8位ALU功能的函数其输入为两个4位操作变量a和b,以及一个3位选择信号select,输出为5位变量out,具体关系见下表.不考虑计算结果的上溢和下溢,并设计测试激励模块.select