作业帮Error (10170): Verilog HDL syntax error at Verilog1.v(10) near text "["; expecting ";",always @(iSW or temp)begincase(iSW[0]) 'b0:[31:0]temp=[32:1]iSW^'b0; 'b1:[31:0]temp=[32:1]iSW^'b1; default:[31:0]temp=[32:1]iSW;endcaseend错误处代码如上,本
来源：学生作业帮助网 编辑：作业帮 时间：2024/11/16 07:02:28
Error (10170): Verilog HDL syntax error at Verilog1.v(10) near text "["; expecting ";",always @(iSW or temp)begincase(iSW[0]) 'b0:[31:0]temp=[32:1]iSW^'b0; 'b1:[31:0]temp=[32:1]iSW^'b1; default:[31:0]temp=[32:1]iSW;endcaseend错误处代码如上,本
Error (10170): Verilog HDL syntax error at Verilog1.v(10) near text "["; expecting ";",
always @(iSW or temp)
begin
case(iSW[0])
'b0:[31:0]temp=[32:1]iSW^'b0;
'b1:[31:0]temp=[32:1]iSW^'b1;
default:[31:0]temp=[32:1]iSW;
endcase
end
错误处代码如上,本人初学者,提问前已经上网找答案半小时了,怎么检查都检查不出来,求指导.
Error (10170): Verilog HDL syntax error at Verilog1.v(10) near text "["; expecting ";",always @(iSW or temp)begincase(iSW[0]) 'b0:[31:0]temp=[32:1]iSW^'b0; 'b1:[31:0]temp=[32:1]iSW^'b1; default:[31:0]temp=[32:1]iSW;endcaseend错误处代码如上,本
问问题之前能自己先想一下很好.
提示第10行发生了错误,具体是哪一行?
“[32:1]iSW”是什么意思?
这些代码是你自己写的吗?
还有,“'b0”这种写法不对,应该是例如“1'b0”这种格式.